【1】配線形成とは何か
配線形成（Metallization）は、トランジスタ同士を電気的につなぐための金属配線を作る工程。
この配線の性能が、そのままチップの：
● 動作速度
● 消費電力
● 信頼性
● 発熱
● 歩留まり を決定する。
現代のチップでは 10〜15層以上の多層配線 があるため、配線技術はもはやデバイス性能の決定因子である。
【2】配線材料の種類と特徴
●（1）Al（アルミ）
・かつての主流
・高信頼性だが比抵抗が高い
・現在はアナログ・パワーに限定
●（2）Cu（銅）
・現行ロジックの主流
・抵抗が低く高速
・ただし Siへ拡散しやすくバリア膜が必須
・エッチング困難 → ダマシン法で形成
●（3）Co / Ru（次世代候補）
微細化に伴うCu抵抗増加を避けるため注目。
・Co：配線抵抗上昇が少ない
・Ru：バリアレス配線が可能かもしれない
【3】配線形成の基本プロセス
Cu配線は「ダマシン法」で作られる。
【ダマシン手順】
１．絶縁膜（Low-k）を成膜
２．エッチングで溝とビア（穴）を形成
３．バリア膜成膜（TiN/TaN など）
４．Cuシード層（薄いCu膜）をスパッタで成膜
５．電解メッキ（ECP）でCuを埋める
６．CMPで余分なCuを削って平坦化
７．上層へ移る（多層構造）
Cuはプラズマでエッチできないため、
削るのではなく埋めて削る という特殊方式になる。
【4】バリア膜の役割
バリア膜は Cu拡散を防ぐ防護壁。
● TiN / TaN / Co / Mn系など
● 数 nm の薄膜でSiを守る
● 微細化では“薄くて高性能”が必要
配線が細くなるほど、バリア膜の厚みが配線の抵抗増に大きく影響する ため、
今後は バリアレス配線 が鍵となる。
【5】Cuメッキ（ECP）のポイント
電解メッキでCuを成長させる工程。
● シード層の上に電気化学的にCuを堆積
● 添加剤で“底から上へ”成長を制御
● 初期欠陥（ボイド、シーム）が信頼性に直結
不完全なメッキ → 配線断線 → 歩留まり低下 という致命的な不良になる。
【6】多層配線の構造（Interconnect Stack）
配線層には役割の違いがある。
● 下層（M0〜M2）：細い・高速信号
● 中層（M3〜M6）：ロジック内部配線
● 上層（M7〜）：太い・電源ライン・クロック
階層構造で配線抵抗・容量を最適化している。
【7】RC遅延（配線抵抗 × 配線容量）問題
配線微細化の最大の敵は RC遅延。
● 配線が細くなる → 抵抗（R）が増加
● 配線間が近づく → 容量（C）が増加
結果：
→ 回路速度を下げる最大要因になる
対策：
● Low-k膜（誘電率の低い絶縁膜）
● バリア膜薄膜化
● 代替金属（Co / Ru）
● Air-gap構造（空気で誘電率を下げる）
【8】微細化で顕在化する課題（3nm / 2nm世代）
● Cu抵抗の急増（サイズ効果）
● バリア膜が相対的に厚すぎる
● ビアのアスペクト比が高く埋め込み困難
● Low-k膜が脆く信頼性低下
● CMPによるディッシング・エロージョン
● 発熱増大（密集配線）
トランジスタより配線の方が限界に来ている と言われるのはこのため。
【9】最新動向
次世代の配線では以下が注目されている。
● バリアレスRu配線（抵抗低、プロセス簡素化）
● Co配線の量産化（特にビア）
● Air-gap絶縁膜
● Hybrid Bonding による3D配線
● AIによるCMP＋配線設計最適化
● 量子コンピュータ向け低温配線
キーワードは
低抵抗化 × 高信頼性 × 3D化。
【10】まとめ
● 配線形成は半導体性能の最後の決定要因
● Cu配線はダマシン法が必須
● バリア膜が微細化で大きな課題
● RC遅延が速度を支配する
● 次世代はCo/Ruなど新材料が鍵
● 配線技術は 2nm世代の最大のボトルネック
【理解チェック】
１．Cu配線がダマシン法でしか作れない理由は？
２．バリア膜（TiN/TaN）の役割を説明してください。
３．微細化すると配線抵抗が増えるのはなぜ？
コラム監修：角本 康司 (オーティス株式会社)
語学留学や商社での企画開発を経て2011年にオーティス株式会社入社。経営企画部を中心に製造・技術部門も兼任し、2018年より代表取締役として事業成長と組織強化に努めている。
※本記事は教育・啓発を目的とした一般的な技術解説であり、特定企業・製品・技術を示すものではありません。
