① メモリ帯域がボトルネックになった

AIチップでは、

・演算性能（FLOPS）は指数関数的に向上

・メモリ帯域は相対的に伸びにくい

結果として計算できるのにデータが来ない 状態が発生。

→ CPU/GPUの近くにメモリを置く必要が生じた。

 

② モノリシックSoCの限界

1チップ化（モノリシック）では、

・チップサイズ肥大

・歩留まり悪化

・コスト急増　が避けられない。

→ 機能ごとに分割し、後工程でつなぐ という発想へ。

HBMとは、DRAMを垂直方向に積層し、TSVで接続した超高速メモリ。

特徴：

・非常に広いI/O幅（数千bit）

・低クロック・低消費電力

・GPU / AIアクセラレータと近接配置

結果として：

・帯域：数TB/sクラス

・電力効率：従来DDRより大幅改善

AIチップでは事実上の必須部品。

Chipletとは、機能ごとに分割した小さなダイ（チップ）を、

高密度パッケージで接続して1システムとして動かす設計思想。

分割例：

・演算ダイ

・I/Oダイ

・メモリダイ

・アクセラレータダイ

 

Chipletのメリット

・歩留まり向上（小ダイ化）

・プロセス最適化（演算は先端、I/Oは成熟）

・設計の再利用性

・開発期間短縮

 

Chipletの課題

・接続遅延

・電力消費

・パッケージ難易度

・テスト複雑化

→ パッケージ技術が性能を左右。

2.5Dは、複数チップをシリコンインターポーザ上に並べて接続する構造。

代表例：

・CoWoS（TSMC）

・EMIB（Intel）

・I-Cube（Samsung）

特徴：

・超微細配線

・高速・低遅延

・HBMとの親和性が高い

AIチップの主流構造。

3Dは、チップ同士を垂直方向に積層し、TSVで直接接続する方式。

特徴：

・最短配線

・最高帯域

・最小レイテンシ

 

一方で：

・放熱が極めて難しい

・信頼性評価が厳しい

・歩留まりリスクが高い

→ 限定用途・研究段階が多い。

●（1）歩留まりとコスト

・複数ダイを1パッケージに集約

・どれか1つ不良 → 全体不良

Known Good Die（KGD）が必須。

 

●（2）熱設計

・HBM＋演算ダイで高熱密度

・局所ホットスポット発生

→ 放熱構造と配置設計が性能を決める。

 

●（3）SI / PI / EMIの複雑化

・チップ間インターフェース高速化

・電源電流増大

→ パッケージCo-designが前提。

・HBM3 / HBM3E / HBM4 への進化

・インターポーザ大型化

・有機インターポーザの研究

・Chiplet標準化（UCIe）

・光I/Oとの融合（将来）

・AI時代は「演算」より「接続」が重要

・HBMは帯域ボトルネックを解消する鍵

・Chipletはコストと歩留まりの現実解

・2.5Dが主流、3Dは高難度

・パッケージ技術がシステム性能を決める

１．なぜAIチップでHBMが必須になったのか？

２．Chiplet化が歩留まり改善につながる理由は？

３．2.5Dと3Dパッケージの最大の違いは何か？

 

 

 

 

コラム監修：角本 康司 (オーティス株式会社)
語学留学や商社での企画開発を経て2011年にオーティス株式会社入社。経営企画部を中心に製造・技術部門も兼任し、2018年より代表取締役として事業成長と組織強化に努めている。

 

※本記事は教育・啓発を目的とした一般的な技術解説であり、特定企業・製品・技術を示すものではありません。