半導体製造は大きく前工程と後工程の2段階に分かれる。 前工程はウェハ上にトランジスタと配線を形成する工程で、 FEOL（Front-End Of Line）でトランジスタ・素子を作り、 BEOL（Back-End Of Line）で銅配線によって素子同士をつなぐ。 後工程はウェハを個々のチップに切り出し（ダイシング）、封止・実装・検査を経て出荷可能な製品に仕上げる。

 

ウェハ製造 → FEOL（素子形成） → BEOL（配線形成） → ダイシング →
パッケージ・テスト → 出荷

 

最先端チップの工程数は1,000を超え、全工程の完了まで数ヶ月を要する。 歩留まり（良品率）の数パーセントの差がコスト競争力を桁違いに左右するため、 各工程での品質管理が製造競争力の根幹を成している。

前工程の各ステップは、光・薬品・熱・イオンを駆使してナノメートル精度の構造を作り上げる。 なかでもリソグラフィ（露光）が微細化の核心であり、 光の波長でパターンの細かさが決まるため、光源技術の進化が半導体の世代を決定づける。

リソグラフィ（露光）

フォトマスクのパターンをウェハに転写。微細化の鍵となる最重要工程

エッチング

不要な膜を薬品やプラズマで削り取り、回路パターンを形成する

イオン注入

不純物イオンを打ち込んでN型・P型領域を形成するドーピング工程

CMP（化学機械研磨）

表面を原子レベルで平坦化。多層配線の積み重ねを可能にする

これらの工程を繰り返し積み重ねることで、1枚のウェハ上に数百億個のトランジスタが形成される。 各工程は前後の工程と密接に依存しており、1工程の誤差が最終製品全体の品質に影響する。

半導体の「nmノード」は世代名称であり、数字が小さくなるほど高性能・低消費電力・高集積が実現される。

しかし7nm→5nmまで主流だったFinFET（3次元の鰭状ゲート構造）は 2nm以降で物理的限界を迎え、ゲートがチャネルを全周囲から制御する GAA（Gate-All-Around）への移行が必須となった。

●　EUV露光：波長13.5nmの極端紫外線を使う次世代露光装置。先端ノードの必須技術で、1台数百億円規模。ASMLが独占供給

●　High-NA EUV：開口数を高めたさらに次世代のEUV。1.4nm以降の微細化を支える技術として開発が進む

●　GAA（ナノシート構造）：チャネルを薄いシート状にしてゲートで全周囲から制御。電流漏れを抑え、さらなる微細化を可能にする

●　TSMC・Samsung・Intel：3社が先端ノードを競い、2nm以降の量産技術を巡り激しい技術競争が続く

微細化だけでは性能向上が限界を迎えるなか、機能ごとに分割したチップを 組み合わせるChiplet設計と、それを高密度に統合する 2.5D/3D実装が新たな主軸となっている。 異なるメーカーのチップを自由に組み合わせられるよう、 接続規格の標準化（UCIe）も急速に進んでいる。

●　Chiplet：1つの大きなチップを機能別に分割して製造し、後で組み合わせる。歩留まり改善・コスト削減・異種技術の混載が可能

●　2.5Dパッケージ（インターポーザ）：シリコンや有機基板（インターポーザ）上に複数チップを横並びに配置。HBMメモリとGPUの接続に採用

●　3Dパッケージ（積層）：チップを垂直方向に積み重ねてTSVで接続。帯域最大化・レイテンシ最小化を実現

●　Hybrid Bonding：はんだ不要のCu-Cu直接接合技術。µmピッチ以下の超高密度接続を可能にし、3D積層の鍵技術となっている

パッケージングはもはや「チップを包む」技術ではなく、 システム性能そのものを決める中核技術へと変貌した。 DIP・QFP・BGAといった従来型から、フリップチップ・Fan-out・TSV積層・3D実装へと急速に進化し、 AIチップの性能競争の主戦場は今やパッケージング技術に移りつつある。

●　Fan-out WLP：チップをモールド樹脂に埋め込んで再配線。薄型・高密度・低コストを両立。スマートフォンSoCに広く採用

●　HBM（広帯域幅メモリ）：DRAMをTSVで縦積みしGPUと2.5D接続。AI学習に必要な超大容量・超高速帯域を実現

●　液冷・光I/O：AIチップの消費電力増大で空冷が限界に。液冷パッケージや光配線（Co-packaged Optics）の実用化が進む

●　歩留まり管理：複数ダイ構成では良品率が掛け算で効く。「作れるか」より「安定して量産できるか」が最大の競争軸

●　製造はFEOL（素子形成）・BEOL（配線形成）・後工程（パッケージ・テスト）の3段階で構成される

●　露光・エッチング・CMP・イオン注入が前工程の主要技術。リソグラフィが微細化を左右する

●　2nm以降はGAA構造が必須。EUVがなければ先端ノードの製造は成立しない

●　Chiplet＋2.5D/3D実装が「微細化に代わる性能向上」の新たな主軸となっている

●　パッケージングはシステム性能を決める中核技術。歩留まり管理が競争力の鍵

 

監修：角本 康司（オーティス株式会社 代表取締役）

※本記事は第4〜6章の内容を統合・要約したものです。各章の詳細は元記事をご参照ください。

第4章を読む →　第5章を読む →　第6章を読む →